Microelectronics System-LEvel Design
μSLED
Il gruppo di ricerca Microelectronics System-Level Design (μSLED) sviluppa metodologie, strumenti e architetture per progettare e ottimizzare sistemi digitali complessi a diversi livelli di astrazione, dalla modellazione di sistema e dalla Sintesi ad Alto Livello (HLS) fino alla progettazione e implementazione a livello RTL. Il nostro obiettivo è migliorare produttività, prestazioni, efficienza energetica e prevedibilità delle moderne piattaforme di calcolo, in particolare quelle che combinano risorse eterogenee di calcolo, memoria e comunicazione.
Le attività di ricerca di μSLED comprendono la progettazione a livello di sistema, la co-progettazione hardware/software e l’esplorazione dello spazio di progetto (DSE), con l’obiettivo di consentire una rapida valutazione dei compromessi architetturali nelle fasi iniziali del ciclo di sviluppo. Ci rivolgiamo a piattaforme che spaziano dai sistemi embedded ad acceleratori orientati a FPGA e ASIC, con particolare attenzione a flussi di progettazione concreti e componenti riutilizzabili.
Un’area di interesse centrale è la progettazione di architetture specializzate per specifici domini applicativi e per carichi di lavoro intensivi incluse i systolic arrays e altri acceleratori strutturati. In questo contesto, studiamo anche architetture modulari e componibili per il machine learning, analizzandone le implicazioni in termini di scalabilità, riuso e adattabilità ai diversi domini applicativi. Studiamo come la struttura dell’algoritmo, il trasferimento dati e i vincoli architetturali interagiscano tra loro, e sviluppiamo tecniche per mappare le applicazioni in modo efficiente su architetture regolari e semi-regolari (ad esempio isole “tiled” interconnesse tramite rete su chip (NoC)). A livello implementativo, lavoriamo su microarchitetture RTL e strategie di ottimizzazione che completano la sintesi e la modellazione a livelli più alti.
Un’altra direzione chiave è l’Embedded AI, dove studiamo architetture e flussi di progetto per la realizzazione dell’inferenza di modelli di machine learning su piattaforme a risorse limitate. Questo include la co-ottimizzazione di caratteristiche del modello (p.es. architettura e quantizzazione della rete neurale), gerarchia di memoria e progettazione dell’acceleratore, nonché la progettazione e l’ottimizzazione congiunta di architetture neurali avanzate, per rispettare vincoli stringenti di potenza, latenza e costo mantenendo al contempo una buona accuratezza.
μSLED affronta inoltre i colli di bottiglia di scalabilità nei progetti digitali di grandi dimensioni, includendo la modellazione e l’ottimizzazione dei sottosistemi di comunicazione e memoria (ad esempio progetti dataflow, architetture basate su NoC, strategie di buffering) e l’integrazione di vincoli architetturali e fisici nelle metodologie a livello di sistema. Combiniamo modellazione analitica, simulazione e approcci data-driven e AI-driven per abilitare un’esplorazione efficiente di spazi di progetto complessi, incluso l’uso di tecniche di apprendimento automatico per guidare il DSE e la progettazione elettronica automatica (EDA).
Il gruppo collabora con partner accademici e industriali nei settori EDA, embedded computing, sistemi intelligenti e progettazione ASIC, contribuendo sia alla ricerca di base sia allo sviluppo di strumenti applicativi. μSLED è attivo in progetti nazionali ed europei ed è orientato al trasferimento tecnologico e all’impatto su applicazioni reali.
Le attività di ricerca di μSLED comprendono la progettazione a livello di sistema, la co-progettazione hardware/software e l’esplorazione dello spazio di progetto (DSE), con l’obiettivo di consentire una rapida valutazione dei compromessi architetturali nelle fasi iniziali del ciclo di sviluppo. Ci rivolgiamo a piattaforme che spaziano dai sistemi embedded ad acceleratori orientati a FPGA e ASIC, con particolare attenzione a flussi di progettazione concreti e componenti riutilizzabili.
Un’area di interesse centrale è la progettazione di architetture specializzate per specifici domini applicativi e per carichi di lavoro intensivi incluse i systolic arrays e altri acceleratori strutturati. In questo contesto, studiamo anche architetture modulari e componibili per il machine learning, analizzandone le implicazioni in termini di scalabilità, riuso e adattabilità ai diversi domini applicativi. Studiamo come la struttura dell’algoritmo, il trasferimento dati e i vincoli architetturali interagiscano tra loro, e sviluppiamo tecniche per mappare le applicazioni in modo efficiente su architetture regolari e semi-regolari (ad esempio isole “tiled” interconnesse tramite rete su chip (NoC)). A livello implementativo, lavoriamo su microarchitetture RTL e strategie di ottimizzazione che completano la sintesi e la modellazione a livelli più alti.
Un’altra direzione chiave è l’Embedded AI, dove studiamo architetture e flussi di progetto per la realizzazione dell’inferenza di modelli di machine learning su piattaforme a risorse limitate. Questo include la co-ottimizzazione di caratteristiche del modello (p.es. architettura e quantizzazione della rete neurale), gerarchia di memoria e progettazione dell’acceleratore, nonché la progettazione e l’ottimizzazione congiunta di architetture neurali avanzate, per rispettare vincoli stringenti di potenza, latenza e costo mantenendo al contempo una buona accuratezza.
μSLED affronta inoltre i colli di bottiglia di scalabilità nei progetti digitali di grandi dimensioni, includendo la modellazione e l’ottimizzazione dei sottosistemi di comunicazione e memoria (ad esempio progetti dataflow, architetture basate su NoC, strategie di buffering) e l’integrazione di vincoli architetturali e fisici nelle metodologie a livello di sistema. Combiniamo modellazione analitica, simulazione e approcci data-driven e AI-driven per abilitare un’esplorazione efficiente di spazi di progetto complessi, incluso l’uso di tecniche di apprendimento automatico per guidare il DSE e la progettazione elettronica automatica (EDA).
Il gruppo collabora con partner accademici e industriali nei settori EDA, embedded computing, sistemi intelligenti e progettazione ASIC, contribuendo sia alla ricerca di base sia allo sviluppo di strumenti applicativi. μSLED è attivo in progetti nazionali ed europei ed è orientato al trasferimento tecnologico e all’impatto su applicazioni reali.
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Responsabili scientifici
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Team di ricerca
Area di ricerca
Linee di ricerca
- Progettazione a livello di sistema
- Metodologie di progettazione HLS e RTL
- Co-progettazione hardware/software ed esplorazione dello spazio di progetto
- Architetture e acceleratori per Embedded AI e architetture neurali avanzate
- Progettazione orientata a FPGA e ASIC
Competenze
Settori ERC
SDG
Keywords
Pubblicazioni da archivio istituzionale
Pubblicazioni da archivio istituzionale
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Manca, Edward; Urbinati, Luca; Casu, Mario R. (2025)
Accelerating Mixed-Precision QNN Inference on RISC-V MCUs With the STAR-MAC Unit. In: IEEE ACCESS, vol. 13, pp. 208533-208548. ISSN 2169-3536 -
Bosio, Roberto; Brignone, Giovanni; Urso, Teodoro; Lazarescu, Mihai T.; Lavagno, ... (2025)
Low-Power Subgraph Isomorphism at the Edge Using FPGAs. In: IEEE ACCESS, vol. 13, pp. 67127-67135. ISSN 2169-3536 -
Bosio, Roberto; Minnella, Filippo; Urso, Teodoro; Casu, Mario R.; Lavagno, Luciano; ... (2025)
NN2FPGA: Optimizing CNN Inference on FPGAs With Binary Integer Programming. In: IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, vol. 44, pp. 1807-1818. ISSN 0278-0070 -
Brignone, Giovanni; Bosio, Roberto; Ottati, Fabrizio; Sansoe', Claudio; Lavagno, Luciano (2025)
SILVIA: Automated Superword-Level Parallelism Exploitation via HLS-Specific LLVM Passes for Compute-Intensive FPGA Accelerators. In: ACM TRANSACTIONS ON RECONFIGURABLE TECHNOLOGY AND SYSTEMS, vol. 18. ISSN 1936-7406 -
Manca, Edward; Urbinati, Luca; Casu, Mario R. (2024)
Accelerating Quantized DNN Layers on RISC-V with a STAR MAC Unit. In: 54th Annual Meeting of the Italian Electronics Society, Noto (SR), Italia, September 6-8, 2023, pp. 43-53. ISSN 1876-1100. ISBN: 978-3-031-48710-1 -
Bosio, Roberto; Brignone, Giovanni; Minnella, Filippo; Jamal, MUHAMMAD USMAN; Lavagno, ... (2024)
LESS: Low-Power Energy-Efficient Subgraph Isomorphism on FPGA. In: 2024 Design, Automation & Test in Europe Conference & Exhibition (DATE), Valencia (Spain), 25-27 March 2024, pp. 1-2. ISBN: 978-3-9819263-8-5 -
Lagostina, Lorenzo; Minnella, Filippo; Cortadella, Jordi; Casu, Mario R.; Lazarescu, ... (2024)
Mix & Latch: Comparison With State-of-the-Art Retiming On a RISC-V Benchmark. In: IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, vol. 43, pp. 2229-2233. ISSN 0278-0070 -
Manca, Edward; Urbinati, Luca; Casu, Mario R. (2024)
STAR: Sum-Together/Apart Reconfigurable Multipliers for Precision-Scalable ML Workloads. In: Design, Automation & Test in Europe Conference & Exhibition (DATE), Valencia (Spain), 25-27 March 2024, pp. 1-6. ISBN: 978-3-9819263-8-5 -
Minnella, Filippo; Cortadella, Jordi; Casu, Mario R.; Lazarescu, Mihai T.; Lavagno, ... (2023)
Mix & Latch: An Optimization Flow for High-Performance Designs with Single-Clock Mixed-Polarity Latches and Flip-Flops. In: IEEE ACCESS, vol. 11, pp. 1-1. ISSN 2169-3536 -
Shan, Junnan; Lazarescu, MIHAI TEODOR; Cortadella, Jordi; Lavagno, Luciano; Casu, MARIO ... (2022)
Fast Energy-Optimal Multi-Kernel DNN-like Application Allocation on Multi-FPGA Platforms. In: IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, vol. 41, pp. 1186-1190. ISSN 0278-0070 -
Shah, NASIR ALI; Lavagno, Luciano; Lazarescu, Mihai T.; Quasso, Roberto; Scarpina, ... (2022)
FPGA Acceleration of 3GPP Channel Model Emulator for 5G New Radio. In: IEEE ACCESS, vol. 10, pp. 119386-119401. ISSN 2169-3536 -
Shan, Junnan; Lazarescu, Mihai T.; Cortadella, Jordi; Lavagno, Luciano; Casu, Mario R. (2021)
CNN-on-AWS: Efficient Allocation of Multi-Kernel Applications on Multi-FPGA Platforms. In: IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, vol. 40, pp. 301-314. ISSN 0278-0070 -
BIN TARIQ, Osama; Shan, Junnan; Floros, Georgios; Sotiriou, Christos P.; Casu, Mario R.; ... (2021)
High-Level Annotation of Routing Congestion for Xilinx Vivado HLS Designs. In: IEEE ACCESS, vol. 9, pp. 54286-54297. ISSN 2169-3536 -
Bin Tariq, O.; Lazarescu, M. T.; Lavagno, L. (2021)
Neural Networks for Indoor Person Tracking With Infrared Sensors. In: IEEE SENSORS LETTERS, vol. 5, pp. 1-4. ISSN 2475-1472 -
Arif, Arslan; Barrigon, Felipe A.; Gregoretti, Francesco; Iqbal, Javed; Lavagno, ... (2020)
Performance and energy-efficient implementation of a smart city application on FPGAs. In: JOURNAL OF REAL-TIME IMAGE PROCESSING, vol. 17, pp. 729-743. ISSN 1861-8200 -
Shan, Junnan; Lazarescu, Mihai T.; Cortadella, Jordi; Lavagno, Luciano; Casu, Mario R. (2020)
Power-Optimal Mapping of CNN Applications to Cloud-Based Multi-FPGA Platforms. In: IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS. II, EXPRESS BRIEFS, vol. 67, pp. 3073-3077. ISSN 1549-7747 -
Shan, Junnan; Casu, Mario R.; Cortadella, Jordi; Lavagno, Luciano; Lazarescu, Mihai T. (2019)
Exact and Heuristic Allocation of Multi-kernel Applications to Multi-FPGA Platforms. In: Design Automation Conference 2019, Las Vegas, NV (USA), 2-6 giugno 2019, pp. 1-6. ISBN: 9781450367257 -
BIN TARIQ, Osama; Lazarescu, MIHAI TEODOR; Iqbal, Javed; Lavagno, Luciano (2017)
Performance of machine learning classifiers for indoor person localization with capacitive sensors. In: IEEE ACCESS, vol. 5, pp. 12913-12926. ISSN 2169-3536 -
RAMEZANI AKHMAREH, Alireza; Lazarescu, MIHAI TEODOR; Bin Tariq, Osama; Lavagno, Luciano (2016)
A Tagless Indoor Localization System Based on Capacitive Sensing Technology. In: SENSORS, vol. 16. ISSN 1424-8220 -
Christos, Antonopoulos; Katerina, Asimogloy; Sarah, Chiti; Luca, D'Onofrio; Simone, ... (2016)
Integrated Toolset for WSN Application Planning, Development, Commissioning and Maintenance: The WSN-DPCM ARTEMIS-JU Project. In: SENSORS, vol. 16, pp. 804-843. ISSN 1424-8220